1. 在ISE里用Verilog编写测试文件，时钟频率50MHz，；傲视报错说always那里出错，求解决啊
verilog描述的是败扒硬件电路。所以initial语句只能用在仿真时测试平台testbench中。可以使用状态机来描述你说的功能。慧御
初学者两天可以搞定，具体步骤如下：
1.根据功能画出状态转换图
2.参考状态机写法，将你的图用verilog实现
3.按要求编写仿真察碧昌平台testbench
4.状态机和测试平台编译通过后使用quartus或ISE调用modelsim仿真
5.仿真通过，设计完成。
2. 如何使用ISE高效开发Verilog项目
X:\Xilinx\14.6\ISE_DS\ISE\lib\nt64X:\Xilinx\14.6\ISE_DS\common\lib\nt64
首先在第1个文件皮搏夹中，重命名libPortability.dll为libPortability.dll.orig，然后复制libPortabilityNOSH.dll的一个副本并重命名为libPortability.dll，这样你就又有一个libPortability.dll文件了。然后在第2个文件夹，将之前得到的新的libPortability.dll覆盖到这个文件夹中。
但此解决方亮码案只能使你打开工程时不至于崩溃或闪退，仿真时有可能依旧出现敬握哪bug。
3. 需要用verilog来设计一个计数器，并用led来显示结果，在ise平台仿真。应该如何设计，是做一个流水灯来还
你是要计数器显示结果，是需要LED数码管显示吗？如果不族肆要可以直接输出4位LED灯。
如果数码管，你就要输出可能不止4位，计数器是输出4位，然后，每一位判断输出显示一个数字，如：
0000 --> 数字0，7段LED数码管，可能就是 7‘兆好轿b011_1111（分别控制7段数码管的一段，其实就是是否点亮袜配数码管）
0001--> 数字1，7段LED数码管，可能就是 7’b000_0110
always @ (in)
begin
case (in)
4'b0000: seg<=7'b0111111;
4'b0001: seg<=7'b0000110;
4'b0010: seg<=7'b1011011;
4'b0011: seg<=7'b1001111;
4'b0100: seg<=7'b1100110;
4'b0101: seg<=7'b1101101;
4'b0110: seg<=7'b1111101;
4'b0111: seg<=7'b0000111;
4'b1000: seg<=7'b1111111;
4'b1001: seg<=7'b1101111;
4'b1010: seg<=7'b0000000;
default:seg<=7'bx;
endcase
仅供参考，如有帮助，请采纳，谢谢！
4. 请问 用什么软件来 编写verilog 语言
请问 用什么软件来 编写verilog 语言？
首先，应该是用什么软件来仿真 verilog语言描述的电路。
用ModelSim VCS NCverilog都可以，ISE也有自带的仿真器的
使用ise吗？ 为什么装上ise后有很多个可执行的exe文件，到底该运行哪个？
xilinx platform studio 应该是用这个，ISE是用来做RTL代码，仿真，综合的，下载的话要生成相应的bit流，然后下载，如果要出效果，还要写constrain文件，做管脚、时序等相应的设置
还有 想要生成能下载到fpga中的文件，是不是也是通过ise来生成的？
对，是用ISE来生成，综合 布局布局行睁线桐岁后，生成bit流文件，通过并口和Jtag都可以下载
写vhdl可以用 quartus
还有个软件叫 xilinx platform studio 这个带陆是用来干什么的？
这个软件已经解释了，我回去看看实验室电脑给你确认下，成天用vcs，ISE好久没碰了
谢谢
有问题在联系
5. 如何在ISE环境中使用ModelSim仿真
产生ISE仿真库文件，开始-》所有程序-》Xilinx ISE Design Suits ->ISE Desin Tools ->Tools->Simulation Library Compilation Wizard
选择你需要的版本，本版本选择modelsim SE，选语言，支持的FPGA芯片，逗局腔库的类型等
点击生成，这山衫个过程可能需要10多分钟的时间。
待库生成完毕后，这个时候回到你的ISE的安装目录下就会看见一个Modelsim.ini的文件
（提示在Modelsim的安装目录下也是有的哦）
把这个在ISE的腊戚安装目录下的Modelsim.ini打开，把阴影部分的内容拷贝至你安装好的Modelsim下的modelsim.ini文件中去（注意：要先改一下Modelsim下的这个文件的属性——去掉只读属性）具体见下面几页的PPT
1.打开ISE Project Navigator
2.Edit-》Preference
在弹出的窗口中进行图示的设置
在XC6VLX240T上进行右击-》Design Properties
这个时候的仿真器选择Modelsim-SE verilog
便可以在ISE中调用modelsim进行仿真了。
6. ISE里能将原理图转为verilog文件吗
可以慧悄在综合下面的分类中找到这一选项，点synthesize前面的+号，下面有View RTL Schematic,双击后弹出一个向知友导，选择第一项，然后把弹出窗口的所有+号都前猛渣打开，选中所有内容，点add，然后就可以create schematic了
7. FPGA 在某个工程里面，新建了一个verilog文件，想对这个verilog文件的模块单独仿真，怎么做
首先对这个verilog进行全编译丛纤物。通过后建立波形文件竖绝，.vwf.然后点击simulator tool进行波形渗液仿真即可。
欢迎追问~
8. ISE11.1里面verilog 测试模块需要创建Verilog Test Fixture文件，这个跟写TestBench有什么区别啊
在ISE下创建Verilog Test Fixture其实就是写测试激励文件岁禅（TestBench），没烂灶区别。
Add stimulus这部分是测试激励文件的核心，需要向被测试模块中所涉及的逻饥雀扮辑提供全面的测试激励，以全面验证逻辑设计的正确性。
大致意思如此，一两句说不明白，楼主可查阅相关例程、多实践即可体会之。
9. ise工具哪一版本自带的仿真器能支持SystemVerilog语言
目前ISE11自带的仿真器不支闷告持SystemVerilog语言，您可以使用Xilinx支持的第三方仿蚂扒明此脊真软件，modelsim.
10. ISE综合后仿真如何操作
第一步：用modelsim编译xilinx的库，并添加；
第二步：打开ISE，edit——>皮态高preference，在第三方仿真工具里添加你安装modelsim的目闭圆录；
第三步：打开你要仿真的ISE工程，在“source”窗口上面有一个下拉菜单，菜单有“behavioral simulation”以及“post synthesis simulation”等，选最后一个
第四步：现在在source窗口，你应该能够看到你写的测试激励文燃尺件；单击选中该文件，在process的窗口应该能看到modelsim的图标及仿真选项
第五步：双击process窗口的modesim图标，即开始调用modelsim进行仿真！
手头这台电脑没装ISE，凭记忆写了这么多，希望能有帮助；