1. 在ISE里用Verilog編寫測試文件，時鍾頻率50MHz，；傲視報錯說always那裡出錯，求解決啊
verilog描述的是敗扒硬體電路。所以initial語句只能用在模擬時測試平台testbench中。可以使用狀態機來描述你說的功能。慧御
初學者兩天可以搞定，具體步驟如下：
1.根據功能畫出狀態轉換圖
2.參考狀態機寫法，將你的圖用verilog實現
3.按要求編寫模擬察碧昌平台testbench
4.狀態機和測試平台編譯通過後使用quartus或ISE調用modelsim模擬
5.模擬通過，設計完成。
2. 如何使用ISE高效開發Verilog項目
X:\Xilinx\14.6\ISE_DS\ISE\lib\nt64X:\Xilinx\14.6\ISE_DS\common\lib\nt64
首先在第1個文件皮搏夾中，重命名libPortability.dll為libPortability.dll.orig，然後復制libPortabilityNOSH.dll的一個副本並重命名為libPortability.dll，這樣你就又有一個libPortability.dll文件了。然後在第2個文件夾，將之前得到的新的libPortability.dll覆蓋到這個文件夾中。
但此解決方亮碼案只能使你打開工程時不至於崩潰或閃退，模擬時有可能依舊出現敬握哪bug。
3. 需要用verilog來設計一個計數器，並用led來顯示結果，在ise平台模擬。應該如何設計，是做一個流水燈來還
你是要計數器顯示結果，是需要LED數碼管顯示嗎？如果不族肆要可以直接輸出4位LED燈。
如果數碼管，你就要輸出可能不止4位，計數器是輸出4位，然後，每一位判斷輸出顯示一個數字，如：
0000 --> 數字0，7段LED數碼管，可能就是 7『兆好轎b011_1111（分別控制7段數碼管的一段，其實就是是否點亮襪配數碼管）
0001--> 數字1，7段LED數碼管，可能就是 7』b000_0110
always @ (in)
begin
case (in)
4'b0000: seg<=7'b0111111;
4'b0001: seg<=7'b0000110;
4'b0010: seg<=7'b1011011;
4'b0011: seg<=7'b1001111;
4'b0100: seg<=7'b1100110;
4'b0101: seg<=7'b1101101;
4'b0110: seg<=7'b1111101;
4'b0111: seg<=7'b0000111;
4'b1000: seg<=7'b1111111;
4'b1001: seg<=7'b1101111;
4'b1010: seg<=7'b0000000;
default:seg<=7'bx;
endcase
僅供參考，如有幫助，請採納，謝謝！
4. 請問 用什麼軟體來 編寫verilog 語言
請問 用什麼軟體來 編寫verilog 語言？
首先，應該是用什麼軟體來模擬 verilog語言描述的電路。
用ModelSim VCS NCverilog都可以，ISE也有自帶的模擬器的
使用ise嗎？ 為什麼裝上ise後有很多個可執行的exe文件，到底該運行哪個？
xilinx platform studio 應該是用這個，ISE是用來做RTL代碼，模擬，綜合的，下載的話要生成相應的bit流，然後下載，如果要出效果，還要寫constrain文件，做管腳、時序等相應的設置
還有 想要生成能下載到fpga中的文件，是不是也是通過ise來生成的？
對，是用ISE來生成，綜合 布局布局行睜線桐歲後，生成bit流文件，通過並口和Jtag都可以下載
寫vhdl可以用 quartus
還有個軟體叫 xilinx platform studio 這個帶陸是用來干什麼的？
這個軟體已經解釋了，我回去看看實驗室電腦給你確認下，成天用vcs，ISE好久沒碰了
謝謝
有問題在聯系
5. 如何在ISE環境中使用ModelSim模擬
產生ISE模擬庫文件，開始-》所有程序-》Xilinx ISE Design Suits ->ISE Desin Tools ->Tools->Simulation Library Compilation Wizard
選擇你需要的版本，本版本選擇modelsim SE，選語言，支持的FPGA晶元，逗局腔庫的類型等
點擊生成，這山衫個過程可能需要10多分鍾的時間。
待庫生成完畢後，這個時候回到你的ISE的安裝目錄下就會看見一個Modelsim.ini的文件
（提示在Modelsim的安裝目錄下也是有的哦）
把這個在ISE的臘戚安裝目錄下的Modelsim.ini打開，把陰影部分的內容拷貝至你安裝好的Modelsim下的modelsim.ini文件中去（注意：要先改一下Modelsim下的這個文件的屬性——去掉只讀屬性）具體見下面幾頁的PPT
1.打開ISE Project Navigator
2.Edit-》Preference
在彈出的窗口中進行圖示的設置
在XC6VLX240T上進行右擊-》Design Properties
這個時候的模擬器選擇Modelsim-SE verilog
便可以在ISE中調用modelsim進行模擬了。
6. ISE里能將原理圖轉為verilog文件嗎
可以慧悄在綜合下面的分類中找到這一選項，點synthesize前面的+號，下面有View RTL Schematic,雙擊後彈出一個向知友導，選擇第一項，然後把彈出窗口的所有+號都前猛渣打開，選中所有內容，點add，然後就可以create schematic了
7. FPGA 在某個工程裡面，新建了一個verilog文件，想對這個verilog文件的模塊單獨模擬，怎麼做
首先對這個verilog進行全編譯叢纖物。通過後建立波形文件豎絕，.vwf.然後點擊simulator tool進行波形滲液模擬即可。
歡迎追問~
8. ISE11.1裡面verilog 測試模塊需要創建Verilog Test Fixture文件，這個跟寫TestBench有什麼區別啊
在ISE下創建Verilog Test Fixture其實就是寫測試激勵文件歲禪（TestBench），沒爛灶區別。
Add stimulus這部分是測試激勵文件的核心，需要向被測試模塊中所涉及的邏飢雀扮輯提供全面的測試激勵，以全面驗證邏輯設計的正確性。
大致意思如此，一兩句說不明白，樓主可查閱相關常式、多實踐即可體會之。
9. ise工具哪一版本自帶的模擬器能支持SystemVerilog語言
目前ISE11自帶的模擬器不支悶告持SystemVerilog語言，您可以使用Xilinx支持的第三方仿螞扒明此脊真軟體，modelsim.
10. ISE綜合後模擬如何操作
第一步：用modelsim編譯xilinx的庫，並添加；
第二步：打開ISE，edit——>皮態高preference，在第三方模擬工具里添加你安裝modelsim的目閉圓錄；
第三步：打開你要模擬的ISE工程，在「source」窗口上面有一個下拉菜單，菜單有「behavioral simulation」以及「post synthesis simulation」等，選最後一個
第四步：現在在source窗口，你應該能夠看到你寫的測試激勵文燃尺件；單擊選中該文件，在process的窗口應該能看到modelsim的圖標及模擬選項
第五步：雙擊process窗口的modesim圖標，即開始調用modelsim進行模擬！
手頭這台電腦沒裝ISE，憑記憶寫了這么多，希望能有幫助；